دانلود کتاب System Verilog For Design
49,000 تومان
سیستم Verilog برای طراحی
| موضوع اصلی | فن آوری |
|---|---|
| نوع کالا | کتاب الکترونیکی |
| ناشر | Springer |
| تعداد صفحه | 436 |
| حجم فایل | 3 مگابایت |
| کد کتاب | 9780387333991,0387333991 |
| نوبت چاپ | دومین |
| نویسنده | P. Moorby, Peter Flake, Simon Davidmann, Stuart Sutherland |
|---|---|
| زبان | انگلیسی |
| فرمت | |
| سال انتشار | 2006 |
جدول کد تخفیف
| تعداد کتاب | درصد تخفیف | قیمت کتاب |
| 1 | بدون تخفیف | 25,000 تومان |
| 2 | 20 درصد | 20,000 تومان |
| 3 الی 5 | 25 درصد | 18,750 تومان |
| 6 الی 10 | 30 درصد | 17,500 تومان |
| 11 الی 20 | 35 درصد | 16,250 تومان |
| 21 الی 30 | 40 درصد | 15,000 تومان |
| 31 الی 40 | 45 درصد | 13,750 تومان |
| 41 الی 50 | 50 درصد | 12,500 تومان |
| 51 الی 70 | 55 درصد | 11,250 تومان |
| 71 الی 100 | 60 درصد | 10,000 تومان |
| 101 الی 150 | 65 درصد | 8,750 تومان |
| 151 الی 200 | 70 درصد | 7,500 تومان |
| 201 الی 300 | 75 درصد | 6,250 تومان |
| 301 الی 500 | 80 درصد | 5,000 تومان |
| 501 الی 1000 | 85 درصد | 3,750 تومان |
| 1001 الی 10000 | 90 درصد | 2,500 تومان |
ترجمه فارسی توضیحات (ترجمه ماشینی)
سیستم Verilog برای طراحی
این کتاب در ویرایش دوم به روز شده خود به طور گسترده به صورت فصل به فصل بازبینی شده است. این کتاب دقیقاً تغییرات نحوی و معنایی استاندارد زبان SystemVerilog را منعکس میکند و آن را به یک مرجع ضروری برای متخصصان سیستم تبدیل میکند که به آخرین اطلاعات نسخه نیاز دارند. علاوه بر این، نسخه دوم دارای فصل جدیدی است که در مورد «بستههای» SystemVerilog توضیح میدهد، یک ضمیمه جدید که دستورالعملهای ترکیب ارائه شده در سراسر کتاب را خلاصه میکند، و همه نمونههای کد به نحو نهایی بهروزرسانی شده و با استفاده از آخرین نسخه اجرا میشوند. ابزارهای Synopsys، Mentor و Cadance.
In its updated second edition, this book has been extensively revised on a chapter by chapter basis. The book accurately reflects the syntax and semantic changes to the SystemVerilog language standard, making it an essential reference for systems professionals who need the latest version information. In addition, the second edition features a new chapter explaining the SystemVerilog “packages”, a new appendix that summarizes the synthesis guidelines presented throughout the book, and all of the code examples have been updated to the final syntax and rerun using the latest version of the Synopsys, Mentor, and Cadance tools.
برای فرستادن دیدگاه، باید وارد شده باشید.
نقد و بررسیها
هنوز بررسیای ثبت نشده است.