دانلود کتاب Applied Formal Verification: For Digital Circuit Design
49,000 تومان
تأیید رسمی کاربردی: برای طراحی مدار دیجیتال
| نوع کالا | کتاب الکترونیکی |
|---|---|
| ناشر | McGraw-Hill Professional |
| تعداد صفحه | 259 |
| حجم فایل | 1 مگابایت |
| کد کتاب | 007144372X |
| نوبت چاپ | 1 |
| نویسنده | Douglas Perry, Harry Foster |
|---|---|
| زبان | انگلیسی |
| فرمت | |
| سال انتشار | 2005 |
جدول کد تخفیف
| تعداد کتاب | درصد تخفیف | قیمت کتاب |
| 1 | بدون تخفیف | 25,000 تومان |
| 2 | 20 درصد | 20,000 تومان |
| 3 الی 5 | 25 درصد | 18,750 تومان |
| 6 الی 10 | 30 درصد | 17,500 تومان |
| 11 الی 20 | 35 درصد | 16,250 تومان |
| 21 الی 30 | 40 درصد | 15,000 تومان |
| 31 الی 40 | 45 درصد | 13,750 تومان |
| 41 الی 50 | 50 درصد | 12,500 تومان |
| 51 الی 70 | 55 درصد | 11,250 تومان |
| 71 الی 100 | 60 درصد | 10,000 تومان |
| 101 الی 150 | 65 درصد | 8,750 تومان |
| 151 الی 200 | 70 درصد | 7,500 تومان |
| 201 الی 300 | 75 درصد | 6,250 تومان |
| 301 الی 500 | 80 درصد | 5,000 تومان |
| 501 الی 1000 | 85 درصد | 3,750 تومان |
| 1001 الی 10000 | 90 درصد | 2,500 تومان |
ترجمه فارسی توضیحات (ترجمه ماشینی)
تأیید رسمی کاربردی: برای طراحی مدار دیجیتال
این کتاب که برای مهندسین طراحی سختافزار در نظر گرفته شده است، تکنیکهای تأیید کلی را معرفی میکند، آنها را با تکنیکهای تأیید رسمی مقایسه میکند و دستورالعملهایی را برای ایجاد نیازهای رسمی سطح بالا ارائه میدهد. نویسندگان مفاهیم تأیید رسمی را برای تأیید بولی و متوالی اعمال شده، بررسی رسمی دارایی، فرآیند ایجاد یک طرح آزمایشی رسمی و تکنیکهای کاهش وضعیت مورد بحث قرار میدهند. ضمائم عبارات PSL رایج مورد استفاده را برای الزامات سطح بالا و الزامات مشابه مشخص شده در نحو سیستم Verilog فهرست می کنند.
Applied Formal Verification: For Digital Circuit Design
Intended for hardware design engineers, this book introduces general verification techniques, compares them with formal verification techniques, and provides instructions for creating formal high level requirement. The authors discuss formal verification concepts for both applied Boolean and sequential verification, formal property checking, the process of creating a formal test plan, and state reduction techniques. The appendices list commonly used PSL statements for high level requirements and similar requirements specified in System Verilog syntax.
برای فرستادن دیدگاه، باید وارد شده باشید.
نقد و بررسیها
هنوز بررسیای ثبت نشده است.